A.S. 2015/16 - Esercitazioni di laboratorio per la materia TECNOLOGIA E PROGETTAZIONE/1

ESERCITAZIONE 5_2 - Orologio

OBIETTIVI / ARGOMENTI TRATTATI
- FlipFlop JK
- Contatori

PROCEDIMENTO / SPECIFICHE INIZIALI
- progetto da consegnare entro il 26/05/16, ogni settimana consegnare relazione del lavoro svolto
- il risultato va visualizzato sul display a 7 segmenti

GRIGLIA DI VALUTAZIONE [max 100 punti]:
[15 punti] - Rispetto delle convenzioni di scrittura: uso della cartella src, corretto utilizzo dei nomi dei file, relazione in formato pdf

Per ogni blocco logico: OrologioTop, Orologio, ContatoreM24 e M60, FF_JK, Divisore
[5 punti] - Analisi: Descrizione del blocco, Schema logico, tabelle di verità
[5 punti] - Progettazione: Codice VHDL, corrispondenza tra schema e implementazione vhdl
[5 punti] - Simulazione: criteri, file Test Bench, cattura simulazione, spiegazione risultato ottenuto

[10 punti] - File ucf, Implementazione su scheda FPGA (foto), osservazioni


-------------------------------------------------------------------------------------------------------------ESERCITAZIONE 4_2 - Aritmetic Unit
Progetto di una Unità Aritmetica in grado di eseguire la somma e la sottrazione, di due ingressi a 4bit con visualizzazione del risultato su un display a 7 segmenti e dell'eventuale riporto su un di un led


OBIETTIVI / ARGOMENTI TRATTATI
- Unità Aritmetica
- Sotrattore
- Addizionatore
- Multiplexer - Decoder 7 segmenti

PROCEDIMENTO / SPECIFICHE INIZIALI
- progetto da consegnare entro il 24/03/16 - i pulsanti sulla scheda permettono di scegliere l'operazione da eseguire
- il risultato va visualizzato sul display a 7 segmenti
- l'eventuale riporto deve essere visualizzato sul decimal point del display o su un led presente nella scheda

GRIGLIA DI VALUTAZIONE [max 100 punti]:
[5 punti] - Rispetto delle convenzioni di scrittura: uso della cartella src, corretto utilizzo dei nomi dei file, relazione in formato pdf

Per ogni blocco logico: Aritmetic Unit, Sommatore, Sottrattore, Mux_8_1, Mux_2_1, Decoder7seg
[5 punti] - Analisi: Descrizione del blocco, Schema logico, tabelle di verità
[5 punti] - Progettazione: Codice VHDL, corrispondenza tra schema e implementazione vhdl
[5 punti] - Simulazione: criteri, file Test Bench, cattura simulazione, spiegazione risultato ottenuto
[5 punti] - File ucf, Implementazione su scheda FPGA (foto), osservazioni

RIFERIMENTI / LINK
- slide del corso
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ESERCITAZIONE 3_2 - Demultiplexer
Implementazione di un demultiplexer
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ESERCITAZIONE 2_2 - Sommatore a 4bit
Implementazione di un sommatore con due ingressi a 4bit

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ESERCITAZIONE 1_2 - Multiplexer
Implementazione di un multiplexer tramite assegnazione condizionale

OBIETTIVI
- assegnazione condizionale
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ESERCITAZIONE 3_1 - Implementazione su scheda FPGA di un semplice circuito combinatorio che realizza un controllo di parità

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ESERCITAZIONE 2_1 - Implementazione su scheda FPGA di un semplice circuito combinatorio

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ESERCITAZIONE 1_1 - Le porte fondamentali, motaggio su breadboard ed analisi

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prima versione 14.01.16